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Verilog HDLコードファイルの追加

 プロジェクトを作成した後に,Verilog HDLのコードファイルを追加しましょう.まずは下の図をご覧ください.左上にある,オレンジ色で囲った領域には,Verilogのモジュールやユーザ制約ファイルが階層構造で表示されます.便宜上,この文書では階層ビュアーと呼びます.階層ビュアー内の上部にはImplementationラジオボタンとSimulationラジオボタンがあります.その名のとおり,回路を実装をするときにはImplementation,シミュレーションするときにはSimulationを選択すると,それぞれにあわせたモジュールなどの表示となります.

左下にある青色で囲った領域には,論理合成や生成した回路構造を見るなど,操作を行うアイコンが表示されます.この領域を操作タブと呼びます.なお,階層ビュアーに表れるモジュールやユーザ制約ファイルにより操作タブに表れる操作項目は変わりますので注意してください.

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ではVerilog HDLのソースを追加しましょう.ProjectメニューにあるNew Sourceを選択してください.

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新しくソースを追加するとき,下記のようなウィザード用ダイアログが現れます.ここではVerilog Moduleを選択し,モジュール名と同じになるファイル名を入力します.今回,モジュール名をLEDとすることとします.

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Verilogのモジュールを追加した場合,続いてポートの設定をすることができます.下図のようにポート名(Port Name),入出力方法(Direction)を設定します.もし,ポートがバスである場合にはBusにチェックを付け,さらにMSB(Most Significant Bit)とLSB(Least Significant Bit)の番号を入力します.なお,ポートの設定をVerilogのソースを編集するときに手動で入力することもできます.

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Verilog HDLのモジュールを追加し終えますと,下に示すダイアログが現れます.内容を確認し,Finishボタンを押してください.

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